华大九天“一种集成电路版图满足相邻通孔最小间距约束的布线方法”专利获授权

天眼查显示，北京华大九天科技股份有限公司近日取得一项名为“一种集成电路版图满足相邻通孔最小间距约束的布线方法”的专利，授权公告号为CN115358181B，授权公告日为2024年8月6日，申请日为2022年8月5日。

背景技术

随着芯片设计规模的不断增大以及制造工艺的不断提升，EDA工具成了芯片设计领域必不可少的辅助工具。在布线阶段，EDA工具的首要目标是实现不同模块之间的连接关系。EDA工具在实现连接关系的同时还需要满足设计规则，这是因为设计规则与制造工艺息息相关，会直接影响最后芯片的制造。

芯片设计规则包含了众多约束，相邻通孔最小间距(MinAdjacentViaSpacing)约束就是其中之一。MinAdjacentViaSpacing约束是对相邻的通孔之间间距的要求。应用该约束需要满足一定条件，即，通孔之间距离小于或等于相邻通孔距离称为相邻通孔，当前通孔的相邻通孔的数量大于或等于设计规则规定的相邻通孔数量时，该约束发挥作用。

以往采用的方法是在当前创建的通孔的所涉及的顶层、cut层、底层、三层版图中所有的版图图形进行遍历，如果遍历到的图形为通孔则与当前通孔进行检查，判断是否满足MinAdjacentViaSpacing约束。但是随着设计规模和复杂性的递增，该方法消耗的时间会大幅增加，面临巨大的时间成本。

发明内容

本发明提供了一种集成电路版图满足相邻通孔最小间距约束的布线方法，包括以下步骤：1）获取布线参数，确定布线约束；2）将需要连接的源点加入到待扩展结点的队列中，确定待扩展结点队列；3）遍历版图图形，确定通孔的第一查询标记图表和第二查询标记图表；4）从费用最小的结点出发，对待扩展结点队列中的结点通过查询第一查询标记图表和第二查询标记图表依次进行扩展和确定代价值；5）生成版图。本发明可以减少布线所需要消耗的时间，提高布线效率。