自动照明功率密度测试仪

仪器信息网讯 2011年11月9日至10日，“第四届中国在线分析仪器应用及发展国际论坛暨展览会（CIOAE 2011）”在北京国际会议中心成功召开。在本届论坛的报道中，仪器信息网特别开设了视频报道形式，让广大网友跟随我们的镜头，近距离地了解本次论坛上各大仪器厂商展出的在线分析仪器新产品与新技术。以下是邯郸市兆辉电子科技有限公司总经理孙文安先生介绍该公司ZHDT系列在线液体密度测试仪的视频。　　孙文安先生给大家介绍了兆辉电子科技公司自主研发的ZHDT-1型在线液体密度测试变送器，该产品先后获得8项国家专利，技术达到国际先进、国内领先水平。自2007年推出之后，该产品在医药、食品、石油、冶金、矿山、水泥、环保等领域已广泛应用，并取得了良好的效果，得到了广大用户的肯定和好评。　　邯郸市兆辉电子科技有限公司　　兆辉电子科技有限公司是一家专业生产密度测试仪器的高科技企业，公司集研发制造、经营销售为一体，先后在2008年3月被评为先进科技型企业；在2008年3月31日获河北省科学技术成果证书；同年荣获河北省100强企业；公司自主研发的ZHDT-1型在线液体密度测试变送器在2009年3月4日荣获实用新型专利证书。公司于2009年8月25日顺利通过了ISO管理评审组专家外审，获得ISO9001质量管理体系认证证书。　　公司拥有一支由多名专家教授、高级工程师和数十名仪器仪表自动化专业科研人员组成的高素质科研队伍，具有雄厚的技术优势，为客户提供优质的服务和技术支持。

2023年3月28日，德州仪器 (TI)(纳斯达克股票代码：TXN)宣布推出业内先进的独立式有源电磁干扰 (EMI) 滤波器集成电路 (IC)，能够帮助工程师实施更小、更轻量的 EMI 滤波器，从而以更低的系统成本增强系统功能，同时满足 EMI 监管标准。随着电气系统变得愈发密集，以及互连程度的提高，缓解 EMI 成为工程师的一项关键系统设计考虑因素。得益于德州仪器研发实验室 Kilby Labs 针对新概念和突破性想法的创新开发，新的独立式有源 EMI 滤波器 IC 产品系列可以在单相和三相交流电源系统中检测和消除高达 30dB 的共模 EMI(频率范围为 100kHz 至 3MHz)。与纯无源滤波器解决方案相比，该功能使设计人员能够将扼流圈的尺寸减小 50%，并满足严苛的 EMI 要求。更多有关德州仪器新的电源滤波器 IC 产品组合的信息，请参阅TI.com/AEF。 　　德州仪器开关稳压器业务部总经理 Carsten Oppitz 表示："为了满足客户对更高性能和更低成本系统的需求，德州仪器持续推动电源创新，从而以具有成本效益的方式应对 EMI 设计挑战。我们相信，新的独立式有源 EMI 滤波器 IC 产品组合将进一步助力工程师解决他们所面临的设计挑战，并大幅提高汽车、企业、航空航天和工业应用中的性能和功率密度。" 　　显著缩减系统尺寸、重量和成本，并提高可靠性 　　如何实施紧凑和高效的 EMI 输入滤波器设计是设计高密度开关稳压器时的主要挑战之一。通过电容放大，这些新的有源 EMI 滤波器 IC使工程师能够将共模扼流圈的电感值降低多达 80%，这将有助于以具有成本效益的方式提高机械可靠性和功率密度。 　　新的有源 EMI 滤波器 IC 系列包括针对单相和三相商业应用的 TPSF12C1 和 TPSF12C3，以及面向汽车应用的 TPSF12C1-Q1 和 TPSF12C3-Q1。这些器件可有效降低电源 EMI 滤波器中产生的热量，从而延长滤波电容器的使用寿命并提高系统可靠性。 　　新的有源 EMI 滤波器 IC 包括传感、滤波、增益、注入阶段。该 IC 采用 SOT-23 14 引脚封装，并集成了补偿和保护电路，从而进一步降低实施的复杂性并减少外部组件的数量。 　　减轻共模发射以满足严格的EMI标准 　　国际无线电干扰特别委员会 (CISPR) 标准是限制电气和电子设备中 EMI 的全球基准。TPSF12C1、TPSF12C3、TPSF12C1-Q1 和 TPSF12C3-Q1 有助于检测、处理和降低各种交流/直流电源、车载充电器、服务器、UPS 和其他以共模噪声为主的类似系统中的 EMI。工程师将能够应对 EMI 设计挑战，并满足 CISPR 11、CISPR 32 和 CISPR 25 EMI 要求。 　　德州仪器的有源 EMI 滤波器 IC 满足 IEC 61000-4-5 浪涌抗扰度要求，从而大幅减少了对瞬态电压抑制 (TVS) 二极管等外部保护元件的需求。借助 PSpice® for TI 仿真模型和快速入门计算器等支持工具，设计人员可以轻松地为其系统选择和实施合适的元件。 　　德州仪器始终致力于通过持续的突破性成果进一步推动电源发展，例如，低 EMI 电源创新可帮助工程师缩减滤波器尺寸和成本，同时显著提高设计的性能、可靠性和功率密度。 　　封装及供货情况 　　车规级TPSF12C1-Q1 和 TPSF12C3-Q1 现已预量产，仅可从 TI.com.cn 购买，采用 4.2mm x 2mm SOT-23 14 引脚封装。2023 年 3 月底，商用级 TPSF12C1 和 TPSF12C3 的预量产产品将可通过 TI.com.cn 购买。TPSF12C1QEVM 和 TPSF12C3QEVM 评估模块可在 TI.com.cn 上订购。TI.com.cn 提供多种付款方式和配送选项。德州仪器预计各器件将于 2023 年第二季度实现量产，并计划在 2023 年晚些时候发布另外的独立式有源 EMI 滤波器 IC。

1. 研究背景及意义碳化硅(SiC)是一种宽带隙(WBG)的半导体材料，目前已经显示出有能力满足前述领域中不断发展的电力电子的更高性能要求。在过去，硅(Si)一直是最广泛使用的功率开关器件的半导体材料。然而，随着硅基功率器件已经接近其物理极限，进一步提高其性能正成为一个巨大的挑战。我们很难将它的阻断电压和工作温度分别限制在6.5kV和175℃，而且相对于碳化硅器件它的开关速度相对较慢。另一方面，由SiC制成的器件在过去几十年中已经从不成熟的实验室原型发展成为可行的商业产品，并且由于其高击穿电压、高工作电场、高工作温度、高开关频率和低损耗等优势被认为是Si基功率器件的替代品。除了这些性能上的改进，基于SiC器件的电力电子器件有望通过最大限度地减少冷却要求和无源元件要求来实现系统的体积缩小，有助于降低整个系统成本。SiC的这些优点与未来能源转换应用中的电力电子器件的要求和方向非常一致。尽管与硅基器件相比SiC器件的成本较高，但SiC器件能够带来的潜在系统优势足以抵消增加的器件成本。目前SiC器件和模块制造商的市场调查显示SiC器件的优势在最近的商业产品中很明显，例如SiC MOSFETs的导通电阻比Si IGBT的导通电阻小四倍，并且在每三年内呈现出-30%的下降趋势。与硅同类产品相比，SiC器件的开关能量小10-20倍，最大开关频率估计高20倍。由于这些优点，预计到2022年，SiC功率器件的总市场将增长到10亿美元，复合年增长率(CAGR)为28%，预计最大的创收应用是在混合动力和电动汽车、光伏逆变器和工业电机驱动中。然而，从器件的角度来看，挑战和问题仍然存在。随着SiC芯片有效面积的减少，短路耐久时间也趋于减少。这表明在稳定性、可靠性和芯片尺寸之间存在着冲突。而且SiC器件的现场可靠性并没有在各种应用领域得到证明，这些问题直接导致SiC器件在电力电子市场中的应用大打折扣。另一方面，生产高质量、低缺陷和较大的SiC晶圆是SiC器件制造的技术障碍。这种制造上的困难使得SiC MOSFET的每年平均销售价格比Si同类产品高4-5倍。尽管SiC材料的缺陷已经在很大程度上被克服，但制造工艺还需要改进，以使SiC器件的成本更加合理。最近几年大多数SiC器件制造大厂已经开始使用6英寸晶圆进行生产。硅代工公司X-fab已经升级了其制造资源去适应6英寸SiC晶圆，从而为诸如Monolith这类无晶圆厂的公司提供服务。这些积极的操作将导致SiC器件的整体成本降低。图1.1 SiC器件及其封装的发展图1.1展示了SiC功率器件及其封装的发展里程碑。第一个推向市场的SiC器件是英飞凌公司在2001年生产的肖特基二极管。此后，其他公司如Cree和Rohm继续发布各种额定值的SiC二极管。2008年，SemiSouth公司生产了第一个SiC结点栅场效应晶体管（JFET），在那个时间段左右，各公司开始将SiC肖特基二极管裸模集成到基于Si IGBT的功率模块中，生产混合SiC功率模块。从2010年到2011年，Rohm和Cree推出了第一个具有1200V额定值的分立封装的SiC MOSFET。随着SiC功率晶体管的商业化，Vincotech和Microsemi等公司在2011年开始使用SiC JFET和SiC二极管生产全SiC模块。2013年，Cree推出了使用SiC MOSFET和SiC二极管的全SiC模块。此后，其他器件供应商，包括三菱、赛米控、富士和英飞凌，自己也发布了全SiC模块。在大多数情况下，SiC器件最初是作为分立元件推出的，而将这些器件实现为模块封装是在最初发布的几年后开发的。这是因为到目前为止分立封装的制造过程比功率模块封装要简单得多。另一个原因也有可能是因为发布的模块已经通过了广泛的标准JEDEC可靠性测试资格认证，这代表器件可以通过2000万次循环而不发生故障，因此具有严格的功率循环功能。而且分离元件在设计系统时具有灵活性，成本较低，而模块的优势在于性能较高，一旦有了产品就容易集成。虽然SiC半导体技术一直在快速向前发展，但功率模块的封装技术似乎是在依赖过去的惯例，这是一个成熟的标准。然而，它并没有达到充分挖掘新器件的潜力的速度。SiC器件的封装大多是基于陶瓷基底上的线接合方法，这是形成多芯片模块（MCM）互连的标准方法，因为它易于使用且成本相对较低。然而，这种标准的封装方法由于其封装本身的局限性，已经被指出是向更高性能系统发展的技术障碍。首先，封装的电寄生效应太高，以至于在SiC器件的快速开关过程中会产生不必要的损失和噪音。第二，封装的热阻太高，而热容量太低，这限制了封装在稳态和瞬态的散热性能。第三，构成封装的材料和元件通常与高温操作（200℃）不兼容，在升高的操作温度下，热机械可靠性恶化。最后，对于即将到来的高压SiC器件，承受高电场的能力是不够的。这些挑战的细节将在第二节进一步阐述。总之，不是器件本身，而是功率模块的封装是主要的限制因素之一，它阻碍了封装充分发挥SiC元件的优势。因此，应尽最大努力了解未来SiC封装所需的特征，并相应地开发新型封装技术去解决其局限性。随着社会的发展，环保问题与能源问题愈发严重，为了提高电能的转化效率，人们对于用于电力变换和电力控制的功率器件需求强烈[1, 2]。碳化硅（SiC）材料作为第三代半导体材料，具有禁带宽度大，击穿场强高、电子饱和速度大、热导率高等优点[3]。与传统的Si器件相比，SiC器件的开关能耗要低十多倍[4]，开关频率最高提高20倍[5, 6]。SiC功率器件可以有效实现电力电子系统的高效率、小型化和轻量化。但是由于SiC器件工作频率高，而且结电容较小，栅极电荷低，这就导致器件开关时，电压和电流变化很大，寄生电感就极易产生电压过冲和振荡现象，造成器件电压应力、损耗的增加和电磁干扰问题[7, 8]。还要考虑极端条件下的可靠性问题。为了解决这些问题，除了器件本身加以改进，在封装工艺上也需要满足不同工况的特性要求。起先，电力电子中的SiC器件是作为分立器件生产的，这意味着封装也是分立的。然而SiC器件中电压或电流的限制，通常工作在低功耗水平。当需求功率达到100 kW或更高时，设备往往无法满足功率容量要求[9]。因此，需要在设备中连接和封装多个SiC芯片以解决这些问题，并称为功率模块封装[10, 11]。到目前为止，功率半导体的封装工艺中，铝（Al）引线键合封装方案一直是最优的封装结构[12]。传统封装方案的功率模块采用陶瓷覆铜板，陶瓷覆铜板（Direct Bonding Copper，DBC）是一种具有两层铜的陶瓷基板，其中一层图案化以形成电路[13]。功率半导体器件底部一般直接使用焊料连接到DBC上，顶部则使用铝引线键合。底板（Baseplate）的主要功能是为DBC提供支撑以及提供传导散热的功能，并与外部散热器连接。传统封装提供电气互连（通过Al引线与DBC上部的Cu电路键合）、电绝缘（使用DBC陶瓷基板）、器件保护（通过封装材料）和热管理（通过底部）。这种典型的封装结构用于目前制造的绝大多数电源模块[14]。传统的封装方法已经通过了严格的功率循环测试（2000万次无故障循环），并通过了JEDEC标准认证[15]。传统的封装工艺可以使用现有的设备进行，不需要额外开发投资设备。传统的功率模块封装由七个基本元素组成，即功率半导体芯片、绝缘基板、底板、粘合材料、功率互连、封装剂和塑料外壳，如图1.2所示。模块中的这些元素由不同的材料组成，从绝缘体、导体、半导体到有机物和无机物。由于这些不同的材料牢固地结合在一起，为每个元素选择适当的材料以形成一个坚固的封装是至关重要的。在本节中，将讨论七个基本元素中每个元素的作用和流行的选择以及它们的组装过程。图1.2标准功率模块结构的横截面功率半导体是功率模块中的重要元素，通过执行电气开/关开关将功率从源头转换到负载。标准功率模块中最常用的器件类型是MOSFETs、IGBTs、二极管和晶闸管。绝缘衬底在半导体元件和终端之间提供电气传导，与其他金属部件（如底板和散热器）进行电气隔离，并对元件产生的热量进行散热。直接键合铜（DBC）基材在传统的电源模块中被用作绝缘基材，因为它们具有优良的性能，不仅能满足电气和热的要求，而且还具有机械可靠性。在各种候选材料中，夹在两层铜之间的陶瓷层的流行材料是Al2O3，AlN，Si2N4和BeO。接合材料的主要功能是通过连接每个部件，在半导体、导体导线、端子、基材和电源模块的底板之间提供机械、热和电的联系。由于其与电子组装环境的兼容性，SnPb和SnAgCu作为焊料合金是最常用的芯片和基片连接材料。在选择用于功率模块的焊料合金时，需要注意的重要特征是：与使用温度有关的熔化温度，与功率芯片的金属化、绝缘衬底和底板的兼容性，高机械强度，低弹性模量，高抗蠕变性和高抗疲劳性，高导热性，匹配的热膨胀系数（CTE），成本和环境影响。底板的主要作用是为绝缘基板提供机械支持。它还从绝缘基板上吸收热量并将其传递给冷却系统。高导热性和低CTE（与绝缘基板相匹配）是对底板的重要特性要求。广泛使用的底板材料是Cu，AlSiC，CuMoCu和CuW。导线键合的主要作用是在模块的功率半导体、导体线路和输入/输出终端之间进行电气连接。器件的顶面连接最常用的材料是铝线。对于额定功率较高的功率模块，重铝线键合或带状键合用于连接功率器件的顶面和陶瓷基板的金属化，这样可以降低电阻和增强热能力。封装剂的主要目的是保护半导体设备和电线组装的组件免受恶劣环境条件的影响，如潮湿、化学品和气体。此外，封装剂不仅在电线和元件之间提供电绝缘，以抵御电压水平的提高，而且还可以作为一种热传播媒介。在电源模块中作为封装剂使用的材料有硅凝胶、硅胶、聚腊烯、丙烯酸、聚氨酯和环氧树脂。塑料外壳（包括盖子）可以保护模块免受机械冲击和环境影响。因为即使电源芯片和电线被嵌入到封装材料中，它们仍然可能因处理不当而被打破或损坏。同时外壳还能机械地支撑端子，并在端子之间提供隔离距离。热固性烯烃（DAP）、热固性环氧树脂和含有玻璃填料的热塑性聚酯（PBT）是塑料外壳的最佳选择。传统电源模块的制造过程开始于使用回流炉在准备好的DBC基片上焊接电源芯片。然后，许多这些附有模具的DBC基板也使用回流焊工艺焊接到一个底板上。在同一块底板上，用胶水或螺丝钉把装有端子的塑料外壳连接起来。然后，正如前面所讨论的那样，通过使用铝线进行电线连接，实现电源芯片的顶部、DBC的金属化和端子之间的连接。最后，用分配器将封装材料沉积在元件的顶部，并在高温下固化。前面所描述的结构、材料和一系列工艺被认为是功率模块封装技术的标准，在目前的实践中仍被广泛使用。尽管对新型封装方法的需求一直在持续，但技术变革或采用是渐进的。这种对新技术的缓慢接受可以用以下原因来解释。首先，人们对与新技术的制造有关的可靠性和可重复性与新制造工艺的结合表示担忧，这需要时间来解决。因此，考虑到及时的市场供应，模块制造商选择继续使用成熟的、广为人知的传统功率模块封装技术。第二个原因是传统电源模块的成本效益。由于传统电源模块的制造基础设施与其他电子器件封装环境兼容，因此不需要与开发新材料和设备有关的额外成本，这就大大降低了工艺成本。尽管有这些理由坚持使用标准的封装方法，但随着半导体趋势从硅基器件向碳化硅基器件的转变，它正显示出局限性并面临着根本性的挑战。使用SiC器件的最重要的优势之一是能够在高开关频率下工作。在功率转换器中推动更高的频率背后的主要机制是最大限度地减少整个系统的尺寸，并通过更高的开关频率带来的显著的无源尺寸减少来提高功率密度。然而，由于与高开关频率相关的损耗，大功率电子设备中基于硅的器件的开关频率通常被限制在几千赫兹。图1.3中给出的一个例子显示，随着频率的增加，使用Si-IGBT的功率转换器的效率下降，在20kHz时已经下降到73%。另一方面，在相同的频率下，SiC MOSFET的效率保持高达92%。从这个例子中可以看出，硅基器件在高频运行中显示出局限性，而SiC元件能够在更高频率下运行时处理高能量水平。尽管SiC器件在开关性能上优于Si器件对应产品，但如果要充分利用其快速开关的优势，还需要考虑到一些特殊的因素。快速开关的瞬态效应会导致器件和封装内部的电磁寄生效应，这正成为SiC功率模块作为高性能开关应用的最大障碍。图1.3 Si和SiC转换器在全额定功率和不同开关频率下的效率图1.4给出了一个半桥功率模块的电路原理图，该模块由高低两侧的开关和二极管对组成，如图1.4所示，其中有一组最关键的寄生电感，即主开关回路杂散电感(Lswitch)、栅极回路电感(Lgate)和公共源电感(Lsource)。主开关回路杂散电感同时存在于外部电源电路和内部封装互连中，而外部杂散电感对开关性能的影响可以通过去耦电容来消除。主开关回路杂散电感(Lswitch)是由直流+总线、续流二极管、MOSFET(或IGBT)和直流总线终端之间的等效串联电感构成的。它负责电压过冲，在关断期间由于电流下降而对器件造成严重的压力，负反馈干扰充电和向栅极源放电的电流而造成较慢的di/dt的开关损失，杂散电感和半导体器件的输出电容的共振而造成开关波形的振荡增加，从而导致EMI发射增加。栅极环路电感(Lgate)由栅极电流路径形成，即从驱动板到器件的栅极接触垫，以及器件的源极到驱动板的连接。它通过造成栅极-源极电压积累的延迟而降低了可实现的最大开关频率。它还与器件的栅极-源极电容发生共振，导致栅极信号的震荡。结果就是当我们并联多个功率芯片模块时，如果每个栅极环路的寄生电感不相同或者对称，那么在开关瞬间将产生电流失衡。共源电感(Lsource)来自主开关回路和栅极回路电感之间的耦合。当打开和关闭功率器件时，di/dt和这个电感上的电压在栅极电路中作为额外的（通常是相反的）电压源，导致di/dt的斜率下降，扭曲了栅极信号，并限制了开关速度。此外，共源电感可能会导致错误的触发事件，这可能会通过在错误的时间打开器件而损坏器件。这些寄生电感的影响在快速开关SiC器件中变得更加严重。在SiC器件的开关瞬态过程中会产生非常高的漏极电流斜率di/dt，而前面讨论的寄生电感的电压尖峰和下降也明显大于Si器件的。寄生电感的这些不良影响导致了开关能量损失的增加和可达到的最大开关频率的降低。开关瞬态的问题不仅来自于电流斜率di/dt，也来自于电压斜率dv/dt。这个dv/dt导致位移电流通过封装的寄生电容，也就是芯片和冷却系统之间的电容。图1.5显示了半桥模块和散热器之间存在的寄生电容的简化图。这种不需要的电流会导致对变频器供电的电机的可靠性产生不利影响。例如，汽车应用中由放电加工(EDM)引起的电机轴承缺陷会产生很大的噪声电流。在传统的硅基器件中，由于dv/dt较低，约为3 kV/µs，因此流经寄生电容的电流通常忽略不记。然而，SiC器件的dv/dt比Si器件的dv/dt高一个数量级，最高可达50 kV/µs，使通过封装电容的电流不再可以忽略。对Si和SiC器件产生的电磁干扰(EMI)的比较研究表明，由于SiC器件的快速开关速度，传导和辐射的EMI随着SiC器件的使用而增加。除了通过封装进入冷却系统的电流外，电容寄也会减缓电压瞬变，在开关期间产生过电流尖峰，并通过与寄生电感形成谐振电路而增加EMI发射，这是我们不希望看到的。未来的功率模块封装应考虑到SiC封装中的寄生和高频瞬变所带来的所有复杂问题和挑战。解决这些问题的主要封装级需要做到以下几点。第一，主开关回路的电感需要通过新的互连技术来最小化，以取代冗长的线束，并通过优化布局设计，使功率器件接近。第二，由于制造上的不兼容性和安全问题，栅极驱动电路通常被组装在与功率模块分开的基板上。应通过将栅极驱动电路与功率模块尽可能地接近使栅极环路电感最小化。另外，在平行芯片的情况下，布局应该是对称的，以避免电流不平衡。第三，需要通过将栅极环路电流与主开关环路电流分开来避免共源电感带来的问题。这可以通过提供一个额外的引脚来实现，例如开尔文源连接。第四，应通过减少输出端和接地散热器的电容耦合来减轻寄生电容中流动的电流，比如避免交流电位的金属痕迹的几何重叠。图1.4半桥模块的电路原理图。三个主要的寄生电感表示为Lswitch、Lgate和Lsource。图1.5半桥模块的电路原理图。封装和散热器之间有寄生电容。尽管目前的功率器件具有优良的功率转换效率，但在运行的功率模块中，这些器件产生的热量是不可避免的。功率器件的开关和传导损失在器件周围以及从芯片到冷却剂的整个热路径上产生高度集中的热通量密度。这种热通量导致功率器件的性能下降，以及器件和封装的热诱导可靠性问题。在这个从Si基器件向SiC基器件过渡的时期，功率模块封装面临着前所未有的散热挑战。图1.6根据额定电压和热阻计算出所需的总芯片面积在相同的电压和电流等级下，SiC器件的尺寸可以比Si器件小得多，这为更紧凑的功率模块设计提供了机会。根据芯片的热阻表达式，芯片尺寸的缩小，例如芯片边缘的长度，会导致热阻的二次方增加。这意味着SiC功率器件的模块化封装需要特别注意散热和冷却。图1.6展示了计算出所需的总芯片面积减少，这与芯片到冷却剂的热阻减少有关。换句话说，随着芯片面积的减少，SiC器件所需的热阻需要提高。然而，即使结合最先进的冷却策略，如直接冷却的冷板与针状翅片结构，假设应用一个70kVA的逆变器，基于DBC和线束的标准功率模块封装的单位面积热阻值通常在0.3至0.4 Kcm2/W之间。为了满足研究中预测的未来功率模块的性能和成本目标，该值需要低于0.2 Kcm2/W，这只能通过创新方法实现，比如双面冷却法。同时，小的芯片面积也使其难以放置足够数量的线束，这不仅限制了电流处理能力，也限制了热电容。以前对标准功率模块封装的热改进大多集中在稳态热阻上，这可能不能很好地代表开关功率模块的瞬态热行为。由于预计SiC器件具有快速功率脉冲的极其集中的热通量密度，因此不仅需要降低热阻，还需要改善热容量，以尽量减少这些快速脉冲导致的峰值温度上升。在未来的功率模块封装中，应解决因采用SiC器件而产生的热挑战。以下是未来SiC封装在散热方面应考虑的一些要求。第一，为了降低热阻，需要减少或消除热路中的一些封装层；第二，散热也需要从芯片的顶部完成以使模块的热阻达到极低水平，这可能需要改变互连方法，比如采用更大面积的接头；第三，封装层接口处的先进材料将有助于降低封装的热阻。例如，用于芯片连接和热扩散器的材料可以分别用更高的导热性接头和碳基复合材料代替。第四，喷射撞击、喷雾和微通道等先进的冷却方法可以用来提高散热能力。SiC器件有可能被用于预期温度范围极广的航空航天应用中。例如用于月球或火星任务的电子器件需要分别在-180℃至125℃和-120℃至85℃的广泛环境温度循环中生存。由于这些空间探索中的大多数电子器件都是基于类似地球的环境进行封装的，因此它们被保存在暖箱中，以保持它们在极低温度下的运行。由于SiC器件正在评估这些条件，因此需要开发与这些恶劣环境兼容的封装技术，而无需使用暖箱。与低温有关的最大挑战之一是热循环引起的大的CTE失配对芯片连接界面造成的巨大压力。另外，在室温下具有柔性和顺应性的材料，如硅凝胶，在-180℃时可能变得僵硬，在封装内产生巨大的应力水平。因此，SiC封装在航空应用中的未来方向首先是开发和评估与芯片的CTE密切匹配的基材，以尽量减少应力。其次，另一个方向应该是开发在极低温度下保持可塑性的芯片连接材料。在最近的研究活动中，在-180℃-125℃的极端温度范围内，对分别作为基材和芯片附件的SiN和Indium焊料的性能进行了评估和表征。为进一步推动我国能源战略的实施，提高我国在新能源领域技术、装备的国际竞争力，实现高可靠性碳化硅 MOSFET 器件中试生产技术研究，研制出满足移动储能变流器应用的多芯片并联大功率MOSFET 器件。本研究将通过寄生参数提取、建模、仿真及测试方式研究 DBC 布局、多栅极电阻等方式对芯片寄生电感与均流特性的影响，进一步提高我国碳化硅器件封装及测试能力。2. SiC MOSFET功率模块设计技术2.1 模块设计技术介绍在MOSFET模块设计中引入软件仿真环节，利用三维电磁仿真软件、三维温度场仿真软件、三维应力场仿真软件、寄生参数提取软件和变流系统仿真软件，对MOSFET模块设计中关注的电磁场分布、热分布、应力分布、均流特性、开关特性、引线寄生参数对模块电特性影响等问题进行仿真，减小研发周期、降低设计研发成本，保证设计的产品具备优良性能。在仿真基础上，结合项目团队多年从事电力电子器件设计所积累的经验，解决高压大功率MOSFET模块设计中存在的多片MOSFET芯片和FRD芯片的匹配与均流、DBC版图的设计与芯片排布设计、电极结构设计、MOSFET模块结构设计等一系列难题，最终完成模块产品的设计。高压大功率MOSFET模块设计流程如下：图2.1高压大功率MOSFET模块设计流程在MOSFET模块设计中，需要综合考虑很多问题，例如：散热问题、均流问题、场耦合问题、MOSFET模块结构优化设计问题等等。MOSFET芯片体积小，热流密度可以达到100W/cm2~250W/cm2。同时，基于硅基的MOSFET芯片最高工作温度为175℃左右。据统计，由于高温导致的失效占电力电子芯片所有失效类型的50%以上。随电力电子器件设备集成度和环境集成度的逐渐增加，MOSFET模块的最高温升限值急剧下降。因此，MOSFET模块的三维温度场仿真技术是高效率高功率密度MOSFET模块设计开发的首要问题。模块散热能力与众多因素有关：MOSFET模块所用材料的物理和化学性质、MOSFET芯片的布局、贴片的质量、焊接的工艺水平等。如果贴片质量差，有效散热面积小，芯片与DBC之间的热阻大，在模块运行时易造成模块局部过热而损坏。另外，芯片的排布对热分布影响也很大。下图4.2是采用有限元软件对模块内部的温度场进行分析的结果：图2.2 MOSFET模块散热分布分析在完成结构设计和材料选取后，采用ANSYS软件的热分析模块ICEPAK，建立包括铜基板、DBC、MOSFET芯片、二极管芯片以及包括铝质键合引线在内的相对完整的数值模拟模型。模拟实际工作条件，施加相应的载荷，得到MOSFET的温度场分布，根据温度场分布再对MOSFET内部结构和材料进行调整，直至达到设计要求范围内的最优。2.2 材料数据库对一个完整的焊接式MOSFET模块而言，从上往下为一个 8层结构：绝缘盖板、密封胶、键合、半导体芯片层、焊接层 1、DBC、焊接层 2、金属底板。MOSFET模块所涉及的主要材料可分为以下几种类型：导体、绝缘体、半导体、有机物和无机物。MOSFET模块的电、热、机械等性能与材料本身的电导率、热导率、热膨胀系数、介电常数、机械强度等密切相关。材料的选型非常重要，为此有必要建立起常用的材料库。2.3 芯片的仿真模型库所涉及的MOSFET芯片有多种规格，包括：1700V 75A/100A/125A；2500V/50A；3300V/50A/62.5A；600V/100A；1200V/100A；4500V/42A；6500V/32A。为便于合理地进行芯片选型（确定芯片规格及其数量），精确分析多芯片并联时的均流性能，首先为上述芯片建立等效电路模型。在此基础上，针对实际电力电子系统中的滤波器、电缆和电机负载模型，搭建一个系统及的仿真平台，从而对整个系统的电气性能进行分析预估。2.4 MOSFET模块的热管理MOSFET模块是一个含不同材料的密集封装的多层结构，其热流密度达到100W/cm2--250W/cm2，模块能长期安全可靠运行的首要因素是良好的散热能力。散热能力与众多因素有关：MOSFET模块所用材料的物理和化学性质、MOSFET芯片的布局、贴片的质量、焊接的工艺水平等。如果贴片质量差，有效散热面积小，芯片与DBC之间的热阻大，在模块运行时易造成模块局部过热而损坏。芯片可靠散热的另一重要因素是键合的长度和位置。假设散热底板的温度分布均匀，而每个MOSFET芯片对底板的热阻有差异，导致在相同工况时，每个MOSFET芯片的结温不同。下图是采用有限元软件对模块内部的温度场进行分析的结果。图2.3MOSFET模块热分布在模块完成封装后，采用FLOTHERM软件的热分析模块，建立包括铜基板、DBC、MOSFET芯片、二极管芯片以及包括铝质键合引线在内的相对完整的数值模拟模型。模拟实际工作条件，施加相应的载荷，得到MOSFET的温度场分布的数值解，为MOSFET温度场分布的测试提供一定的依据。2.5. 芯片布局与杂散参数提取根据MOSFET模块不同的电压和电流等级，MOSFET模块所使用芯片的规格不同，芯片之间的连接方式也不同。因此，详细的布局设计放在项目实施阶段去完成。对中低压MOSFET模块和高压MOSFET模块，布局阶段考虑的因素会有所不同，具体体现在DBC与散热底板之间的绝缘、DBC上铜线迹之间的绝缘以及键合之间的绝缘等。2.6 芯片互联的杂散参数提取MOSFET芯片并联应用时的电流分配不均衡主要有两种：静态电流不均衡和动态电流不均衡。静态电流不均衡主要由器件的饱和压降VCE（sat）不一致所引起；而动态电流不均衡则是由于器件的开关时间不同步引起的。此外，栅极驱动、电路的布局以及并联模块的温度等因素也会影响开关时刻的动态均流。回路寄生电感特别是射极引线电感的不同将会使器件开关时刻不同步；驱动电路输出阻抗的不一致将引起充放电时间不同；驱动电路的回路引线电感可能引起寄生振荡；以及温度不平衡会影响到并联器件动态均流。2.7 模块设计专家知识库通过不同规格MOSFET模块的设计－生产－测试－改进设计等一系列过程，可以获得丰富的设计经验，并对其进行归纳总结，提出任意一种电压电流等级的MOSFET模块的设计思路，形成具有自主知识产权的高压大功率MOSFET模块的系统化设计知识库。3. SiCMOSFET封装工艺3.1 封装常见工艺MOSFET模块封装工艺主要包括焊接工艺、键合工艺、外壳安装工艺、灌封工艺及测试等。3.1.1 焊接工艺焊接工艺在特定的环境下，使用焊料，通过加热和加压，使芯片与DBC基板、DBC基板与底板、DBC基板与电极达到结合的方法。目前国际上采用的是真空焊接技术，保证了芯片焊接的低空洞率。焊接要求焊接面沾润好，空洞率小，焊层均匀，焊接牢固。通常情况下．影响焊接质量的最主要因素是焊接“空洞”，产生焊接空洞的原因，一是焊接过程中，铅锡焊膏中助焊剂因升温蒸发或铅锡焊片熔化过程中包裹的气泡所造成的焊接空洞，真空环境可使空洞内部和焊接面外部形成高压差，压差能够克服焊料粘度，释放空洞。二是焊接面的不良加湿所造成的焊接空洞，一般情况下是由于被焊接面有轻微的氧化造成的，这包括了由于材料保管的不当造成的部件氧化和焊接过程中高温造成的氧化，即使真空技术也不能完全消除其影响。在焊接过程中适量的加人氨气或富含氢气的助焊气体可有效地去除氧化层，使被焊接面有良好的浸润性．加湿良好。“真空+气体保护”焊接工艺就是基于上述原理研究出来的，经过多年的研究改进，已成为高功率，大电流，多芯片的功率模块封装的最佳焊接工艺。虽然干式焊接工艺的焊接质量较高，但其对工艺条件的要求也较高，例如工艺设备条件，工艺环境的洁净程度，工艺气体的纯度．芯片，DBC基片等焊接表面的应无沾污和氧化情况．焊接过程中的压力大小及均匀性等。要根据实际需要和现场条件来选择合适的焊接工艺。3.1.2 键合工艺引线键合是当前最重要的微电子封装技术之一，目前90％以上的芯片均采用这种技术进行封装。超声键合原理是在超声能控制下，将芯片金属镀层和焊线表面的原子激活，同时产生塑性变形，芯片的金属镀层与焊线表面达到原子间的引力范围而形成焊接点，使得焊线与芯片金属镀层表面紧密接触。按照原理的不同，引线键合可以分为热压键合、超声键合和热压超声键合3种方式。根据键合点形状，又可分为球形键合和楔形键合。在功率器件及模块中，最常见的功率互连方法是引线键合法，大功率MOSFET模块采用了超声引线键合法对MOSFET芯片及FRD芯片进行互连。由于需要承载大电流，故采用楔形劈刀将粗铝线键合到芯片表面或DBC铜层表面，这种方法也称超声楔键合。外壳安装工艺：功率模块的封装外壳是根据其所用的不同材料和品种结构形式来研发的，常用散热性好的金属封装外壳、塑料封装外壳，按最终产品的电性能、热性能、应用场合、成本，设计选定其总体布局、封装形式、结构尺寸、材料及生产工艺。功率模块内部结构设计、布局与布线、热设计、分布电感量的控制、装配模具、可靠性试验工程、质量保证体系等的彼此和谐发展，促进封装技术更好地满足功率半导体器件的模块化和系统集成化的需求。外壳安装是通过特定的工艺过程完成外壳、顶盖与底板结构的固定连接，形成密闭空间。作用是提供模块机械支撑，保护模块内部组件，防止灌封材料外溢，保证绝缘能力。外壳、顶盖要求机械强度和绝缘强度高，耐高温，不易变形，防潮湿、防腐蚀等。3.1.3 灌封工艺灌封工艺用特定的灌封材料填充模块，将模块内组件与外部环境进行隔离保护。其作用是避免模块内部组件直接暴露于环境中，提高组件间的绝缘，提升抗冲击、振动能力。灌封材料要求化学特性稳定，无腐蚀，具有绝缘和散热能力，膨胀系数和收缩率小，粘度低，流动性好，灌封时容易达到模块内的各个缝隙，可将模块内部元件严密地封装起来，固化后能吸收震动和抗冲击。3.1.4 模块测试MOSFET模块测试包括过程测试及产品测试。其中过程测试通过平面度测试仪、推拉力测试仪、硬度测试仪、X射线测试仪、超声波扫描测试仪等，对产品的入厂和过程质量进行控制。产品测试通过平面度测试仪、动静态测试仪、绝缘/局部放电测试仪、高温阻断试验、栅极偏置试验、高低温循环试验、湿热试验，栅极电荷试验等进行例行和型式试验，确保模块的高可靠性。3.2 封装要求本项目的SiC MOSFET功率模块封装材料要求如下：（1）焊料选用需要可靠性要求和热阻要求。（2）外壳采用PBT材料，端子裸露部分表面镀镍或镀金。（3）内引线采用超声压接或铝丝键合（具体视装配图设计而定），功率芯片采用铝线键合。（4）灌封料满足可靠性要求，Tg150℃，能满足高低温存贮和温度循环等试验要求。（5）底板采用铜材料。（6）陶瓷覆铜板采用Si3N4材质。（7）镀层要求：需保证温度循环、盐雾、高压蒸煮等试验后满足外观要求。3.3 封装流程本模块采用既有模块进行封装，不对DBC结构进行调整。模块封装工艺流程如下图3.1所示。图3.1模块封装工艺流程（1）芯片CP测试：对芯片进行ICES、BVCES、IGES、VGETH等静态参数进行测试，将失效的芯片筛选出来，避免因芯片原因造成的封装浪费。（2）划片&划片清洗：将整片晶圆按芯片大小分割成单一的芯片，划片后可从晶圆上将芯片取下进行封装；划片后对金属颗粒进行清洗，保证芯片表面无污染，便于后续工艺操作。（3）丝网印刷：将焊接用的焊锡膏按照设计的图形涂敷在DBC基板上，使用丝网印刷机完成，通过工装钢网控制锡膏涂敷的图形。锡膏图形设计要充分考虑焊层厚度、焊接面积、焊接效果，经过验证后最终确定合适的图形。（4）芯片焊接：该步骤主要是完成芯片与 DBC 基板的焊接，采用相应的焊接工装，实现芯片、焊料和 DBC 基板的装配。使用真空焊接炉，采用真空焊接工艺，严格控制焊接炉的炉温、焊接气体环境、焊接时间、升降温速度等工艺技术参数，专用焊接工装完成焊接工艺，实现芯片、DBC 基板的无空洞焊接，要求芯片的焊接空洞率和焊接倾角在工艺标准内，芯片周围无焊球或堆焊，焊接质量稳定，一致性好。（5）助焊剂清洗：通过超声波清洗去除掉助焊剂。焊锡膏中一般加入助焊剂成分，在焊接过程中挥发并残留在焊层周围，因助焊剂表现为酸性，长期使用对焊层具有腐蚀性，影响焊接可靠性，因此需要将其清洗干净，保证产品焊接汉城自动气相清洗机采用全自动浸入式喷淋和汽相清洗相结合的方式进行子单元键合前清洗，去除芯片、DBC 表面的尘埃粒子、金属粒子、油渍、氧化物等有害杂质和污染物，保证子单元表面清洁。（6） X-RAY检测：芯片的焊接质量作为产品工艺控制的主要环节，直接影响着芯片的散热能力、功率损耗的大小以及键合的合格率。因此，使用 X-RAY 检测机对芯片焊接质量进行检查，通过调整产生 X 射线的电压值和电流值，对不同的焊接产品进行检查。要求 X 光检查后的芯片焊接空洞率工艺要求范围内。（7）芯片键合：通过键合铝线工艺，完成 DBC 和芯片的电气连接。使用铝线键合机完成芯片与 DBC 基板对应敷铜层之间的连接，从而实现芯片之间的并联和反并联。要求该工序结合芯片的厚度参数和表面金属层参数，通过调整键合压力，键合功率，键合时间等参数，并根据产品的绝缘要求和通流大小，设置合适的键合线弧高和间距，打线数量满足通流要求，保证子单元的键合质量。要求键合工艺参数设定合理、铝线键合质量牢固，键合弧度满足绝缘要求、键合点无脱落，满足键合铝线推拉力测试标准。（8）模块焊接：该工序实现子单元与电极、底板的二次焊接。首先进行子单元与电极、底板的焊接装配，使用真空焊接炉实现焊接，焊接过程中要求要求精确控制焊接设备的温度、真空度、气体浓度。焊接完成后要求子单元 DBC 基板和芯片无损伤、无焊料堆焊、电极焊脚之间无连焊虚焊、键合线无脱落或断裂等现象。（9）超声波检测：该工序通过超声波设备对模块 DBC 基板与底板之间的焊接质量进行检查，模块扫描后要求芯片、DBC 无损伤，焊接空洞率低于 5%。（10）外壳安装：使用涂胶设备进行模块外壳的涂胶，保证模块安装后的密封性，完成模块外壳的安装和紧固。安装后要求外壳安装方向正确，外壳与底板粘连处在灌封时不会出现硅凝胶渗漏现象。（11）端子键合&端子超声焊接：该工序通过键合铝线工艺，实现子单元与电极端子的电气连接，形成模块整体的电气拓扑结构；可以通过超声波焊接实现子单元与电极端子的连接，超声波焊接是利用高频振动波传递到两个需焊接的物体表面，在加压的情况下，使两个物体表面相互摩擦而形成分子层之间的熔合。超声波焊接具有高机械强度，较低的热应力、焊接质量高等优点，使得焊接具有更好的可靠性，在功率模块产品中应用越来越广泛。（12）硅凝胶灌封&固化：使用自动注胶机进行硅凝胶的灌封，实现模块的绝缘耐压能力。胶体填充到指定位置，完成硅凝胶的固化。要求胶体固化充分，胶体配比准确，胶体内不含气泡、无分层或断裂纹。4. 极端条件下的可靠性测试4.1 单脉冲雪崩能量试验目的：考察的是器件在使用过程中被关断时承受负载电感能量的能力。试验原理：器件在使用时经常连接的负载是感性的，或者电路中不可避免的也会存在寄生电感。当器件关断时，电路中电流会突然下降，变化的电流会在感性负载上产生一个应变电压，这部分电压会叠加电源电压一起加载在器件上，使器件在瞬间承受一个陡增的电压，这个过程伴随着电流的下降。图4.1 a）的雪崩能量测试电路就是测试这种工况的，被测器件上的电流电压变化情况如图4.1 b）。图4.1 a)雪崩能量测试电路图；b)雪崩能量被测器件的电流电压特性示意图这个过程中，电感上储存的能量瞬时全部转移到器件上，可知电流刚开始下降时，电感储存的能量为1/2*ID2*L，所以器件承受的雪崩能量也就是电感包含的所有能量，为1/2*ID2*L。试验目标：在正向电流ID = 20A下，器件单脉冲雪崩能量EAS1J试验步骤：将器件放入测试台，给器件施加导通电流为20A。设置测试台电感参数使其不断增加，直至器件的单脉冲雪崩能量超过1J。通过/失效标准：可靠性试验完成后，按照下表所列的顺序测试（有些测试会对后续测试有影响），符合下表要求的可认为通过。测试项目通过条件IGSS USLIDSS or IDSX USLVGS(off) or VGS(th)LSL USLVDS(on) USLrDS(on) USL (仅针对MOSFET)USL: upper specification limit, 最高上限值LSL: lower specification limit, 最低下限值4.2 抗短路能力试验目的：把样品暴露在空气干燥的恒温环境中，突然使器件通过大电流，观测元器件在大电流大电压下于给定时间长度内承受大电流的能力。试验原理：当器件工作于实际高压电路中时，电路会出现误导通现象，导致在短时间内有高于额定电流数倍的电流通过器件，器件承受这种大电流的能力称为器件的抗短路能力。为了保护整个系统不受误导通情况的损坏，系统中会设置保护电路，在出现短路情况时迅速切断电路。但是保护电路的反应需要一定的时长，需要器件能够在该段时间内不发生损坏，因此器件的抗短路能力对整个系统的可靠性尤为重要。器件的抗短路能力测试有三种方式，分别对应的是器件在不同的初始条件下因为电路突发短路（比如负载失效）而接受大电流大电压时的反应。抗短路测试方式一，也称为“硬短路”，是指IGBT从关断状态（栅压为负）直接开启进入到抗短路测试中；抗短路测试方式二，是指器件在已经导通有正常电流通过的状态下（此时栅压为正，漏源电压为正但较低），进入到抗短路测试中；抗短路测试方式三是指器件处于栅电压已经开启但漏源电压为负（与器件反并联的二极管处于续流状态，所以此时器件的漏源电压由于续流二极管的钳位在-0.7eV左右，，栅压为正），进入到抗短路测试中。可知，器件的抗短路测试都是对应于器件因为电路的突发短路而要承受电路中的大电流和大电压，只是因为器件的初始状态不同而会有不同的反应。抗短路测试方法一电路如图4.2，将器件直接加载在电源两端，器件初始状态为关断，此时器件承受耐压。当给器件栅电极施加一个脉冲，器件开启，从耐压状态直接开始承受一个大电流及大电压，考量器件的“硬”耐短路能力。图4.2 抗短路测试方法一的测试电路图抗短路测试方法二及三的测试电路图如图4.2，图中L_load为实际电路中的负载电感，L_par为电路寄生电感，L_sc为开关S1配套的寄生电感。当进行第二种抗短路方法测试时，将L_load下端连接到上母线（Vdc正极），这样就使L_sc支路与L_load支路并联。初态时，S1断开，DUT开通，电流从L_load和DUT器件上通过，开始测试时，S1闭合，L_load瞬时被短路，电流沿着L_sc和DUT路线中流动，此时电流通路中仅包含L_sc和L_par杂散电感，因此会有大电流会通过DUT，考察DUT在导通状态时承受大电流的能力。当进行第三种抗短路方法测试时，维持图4.2结构不变，先开通IGBT2并保持DUT关断，此时电流从Vdc+沿着IGBT2、L_load、Vdc-回路流通，接着关断IGBT2，那么D1会自动给L_load续流，在此状态下开启DUT栅压，DUT器件处于栅压开启，但漏源电压被截止状态，然后再闭合S1，大电流会通过L_sc支路涌向DUT。在此电路中IGBT2支路的存在主要是给D1提供续流的电流。图4.3 抗短路测试方法二和方法三的测试电路图1） 抗短路测试方法一：图4.2中Vdc及C1大电容提供持续稳定的大电压，给测试器件DUT栅极施加一定时间长度的脉冲，在被试器件被开启的时间内，器件开通期间处于短路状态，且承受了较高的耐压。器件在不损坏的情况下能够承受的最长开启时间定义为器件的短路时长（Tsc），Tsc越大，抗短路能力越强。在整个短路时长器件，器件所承受的能量，为器件的短路能量（Esc）。器件的抗短路测试考察了器件瞬时同时承受高压、高电流的能力，也是一种器件的复合应力测试方式。图4.2测试电路中的Vdc=600V，C1、C2、C3根据器件的抗短路性能能力决定，C1的要求是维持Vdc的稳定，C1的要求是测试过程中释放给被测器件的电能不能使C1两端的电压下降过大（5%之内可接受）。C2，C3主要用于给器件提供高频、中频电流，不要求储存能量过大。对C2、C3的要求是能够降低被测器件开通关断时造成的漏源电压振幅即可。图4.4 抗短路能力测试方法一的测试结果波形图4.4给出了某款SiC平面MOSFET在290K下，逐渐增大栅极脉冲宽度（PW）的抗短路能力测试结果。首先需要注意的是在测试过程中，每测量一个脉冲宽度的短路波形，需要间隔足够长的时间，以消除前一次短路测试带来的器件温度上升对后一次测试的器件初始温度的影响，保证每次测试初始温度的准确。从图中可以看出，Id峰值出现在1 μs和2 μs之间，随着开通时间的增加，Id呈现出先增加后减小的时间变化趋势。Id的上升阶段，是因为器件开启时有大电流经过器件，在高压的共同作用下，器件温度迅速上升，因为此时MOSFET的沟道电阻是一个负温度系数，所以MOSFET沟道电阻减小，Id则上升，在该过程中电流上升的速度由漏极电压、寄生电感以及栅漏电容的充电速度所决定；随着大电流的持续作用，器件整体温度进一步上升，器件此时的导通电阻变成正温度系数，器件的整体电阻将随温度增加逐渐增大，这时器件Id将逐渐减小。所以，整个抗短路能力测试期间，Id先增加后下降。此外，测试发现，当脉冲宽度增加到一定程度，Id在关断下降沿出现拖尾，即器件关断后漏极电流仍需要一定的时间才能恢复到0A。在研究中发现当Id拖尾到达约12A左右之后，进一步增大脉冲宽度，器件将损坏，并伴随器件封装爆裂。所以针对这款器件的抗短路测试，定义Tsc为器件关断时漏极电流下降沿拖尾到达10A时的脉冲时间长度。Tsc越长，代表器件的抗短路能力越强。测试发现，低温有助于器件抗短路能力的提升，原因是因为，低的初始温度意味着需要更多的时间才能使器件达到Id峰值。仿真发现，器件抗短路测试失效模式主要有两种：1、器件承受高压大电流的过程中，局部高温引起漏电流增加，触发了器件内部寄生BJT闩锁效应，栅极失去对沟道电流的控制能力，器件内部电流局部集中发生热失效，此时的表现主要是器件的Id电流突然上升，器件失效；2、器件温度缓慢上升时，导致器件内部材料性能恶化，比如栅极电极或者SiO2/Si界面处性能失效，主要表现为器件测试过程中Vgs陡降，此时，器件的Vds若未发生进一步损坏仍能承受耐压，只是器件Vgs耐压能力丧失。上述两种失效模式都是由于温度上升引起，所以要提升器件的抗短路能力就是要控制器件内部温度上升。仿真发现导通时最高温区域主要集中于高电流密度区域（沟道部分）及高电场区域（栅氧底部漂移区）。因此，要提升器件的抗短路能力，要着重从器件的沟道及栅氧下方漂移区的优化入手，降低电场峰值及电流密度，此外改善栅氧的质量将起到决定性的作用。2） 抗短路测试方法二：图4.5 抗短路能力测试方法二的测试结果波形如图4.5，抗短路测试方法二的测试过程中DUT器件会经历三个阶段：（1）漏源电压Vds低，Id电流上升：当负载被短路时，大电流涌向DUT器件，此时电路中仅包含L_sc和L_par杂散电感，DUT漏源电压较低，Vdc电压主要分布在杂散电感上，所以Id电流以di/dt=Vdc/（L_sc+L_par）的斜率开始上升。随着Id增加，因为DUT器件的漏源之间的寄生电容Cgd，会带动栅压上升，此时更加促进Id电流的增加，形成一个正循环，Id急剧上升。（2）Id上升变缓然后开始降低，漏源电压Vds上升：Id上升过程中，Vds漏源电压开始增加，导致Vdc分压到杂散电感上的电压降低，导致电流上升率di/dt减小，Id上升变缓，当越过Id峰值后，Id开始下降，-di/dt使杂散电感产生一个感应电压叠加在Vds上导致Vds出现一个峰值。Vds峰值在Id峰值之后。（3）Id、Vds下降并恢复：Id，Vds均下降恢复到抗短路测试一的高压高电流应力状态。综上所述，抗短路测试方法一的条件比方法一的更为严厉和苛刻。3） 抗短路测试方法三：图4.6 抗短路能力测试方法二的测试结果波形如图4.6，抗短路测试方法三的波形与方法二的波形几乎一致，仅仅是在Vds电压上升初期有一个小的电压峰（如图4.6中红圈），这是与器件发生抗短路时的初始状态相关的。因为方法三中器件初始状态出于栅压开启，Vds为反偏的状态，所以器件内部载流子是耗尽的。此时若器件Vds转为正向开通则必然发生一个载流子充入的过程，引发一个小小的电压峰，这个电压峰值是远小于后面的短路电压峰值的。除此以外，器件的后续状态与抗短路测试方法二的一致。一般来说，在电机驱动应用中，开关管的占空比一般比续流二极管高，所以是二极管续流结束后才会开启开关管的栅压，这种情况下，只需要考虑仅开关管开通时的抗短路模式，则第二种抗短路模式的可能性更大。然而，当一辆机车从山上开车下来，电动机被用作发电机，能量从车送到电网。续流二极管的占空比比开关管会更高一点，这种操作模式下，如果负载在二极管续流且开关管栅压开启时发生短路，则会进行抗短路测试模式三的情况。改进抗短路失效模式二及三的方法，是通过给开关器件增加一个栅极前钳位电路，在Id上升通过Cgd带动栅极电位上升时，钳位电路钳住栅极电压，就不会使器件的Id上升陷入正反馈而避免电流的进一步上升。试验目标：常温下，令Vdc=600V，通过控制Vgs控制SiC MOSFET的开通时间，从2μs开通时间开始以1μs为间隔不断增加器件的开通时间，直至器件损坏，测试过程中保留测试曲线。需要注意的是，在测试过程中，每测量一个脉冲宽度的短路波形，需要间隔足够长的时间，以消除前一次短路测试带来的器件温度上升对后一次测试的器件初始温度的影响，保证每次测试初始温度的准确。试验步骤：搭建抗短路能力测试电路。将器件安装与测试电路中，保持栅压为0。通过驱动电路设置器件的开通时间，给器件一个t0=2μs时间的栅源脉冲电压，使器件开通t0时间，观察器件上的电流电压曲线，判断器件是否能够承受2μs的短路开通并不损坏；如未损坏，等待足够长时间以确保器件降温至常温状态，设置驱动电路使器件栅源电压单脉冲时间增加1us，再次开通，观察器件是否能够承受3μs的短路开通并不损坏。循环反复直至器件发生损坏。试验标准：器件被打坏前最后一次脉冲时间长度即为器件的短路时长Tsc。整个短路时长期间，器件所承受的能量为器件的短路能量Esc。4.3 浪涌试验目的：把样品暴露在空气干燥的恒温环境中，对器件施加半正弦正向高电流脉冲，使器件在瞬间发生损坏，观测元器件在高电流密度下的耐受能力。试验原理：下面以SiC二极管为例，给出了器件承受浪涌电流测试时的器件内部机理。器件在浪涌应力下的瞬态功率由流过器件的电流和器件两端的电压降的乘积所决定，电流和压降越高，器件功率耗散就越高。已知浪涌应力对器件施加的电流信号是固定的，因此导通压降越小的器件瞬态功率越低，器件承受浪涌的能力越强。当器件处于浪涌电流应力下，电压降主要由器件内部寄生的串联电阻承担，因此我们可以通过降低器件在施加浪涌电流瞬间的导通电阻，减小器件功率、提升抗浪涌能力。a）给出了4H-SiC二极管实际浪涌电流测试的曲线，图4.7 a）曲线中显示器件的导通电压随着浪涌电流的上升和下降呈现出“回滞”的现象。图4.7 a）二极管浪涌电流的实测曲线； b）浪涌时温度仿真曲线浪涌过程中，器件的瞬态 I-V 曲线在回扫过程中出现了电压回滞，且浪涌电流越高，器件在电流下降和上升过程中的压降差越大，该电压回滞越明显。当浪涌电流增加到某一临界值时，I-V 曲线在最高压降处出现了一个尖峰，曲线斜率突变，器件发生了失效和损坏。器件失效后，瞬态 I-V 曲线在最高电流处出现突然增加的毛刺现象，电压回滞也减小。引起SiC JBS二极管瞬态 I-V 曲线回滞的原因是，在施加浪涌电流的过程中，SiC JBS 二极管的瞬态功率增加，但散热能力有限，所以浪涌过程中器件结温增加，SiC JBS 二极管压降也发生了变化，产生了回滞现象。在每次对器件施加浪涌电流过程中，随着电流的增加，器件的肖特基界面的结温会增加，当电流降低接近于0时结温才逐渐回落。在浪涌电流导通的过程中，结温是在积累的。由于电流上升和下降过程中的结温的差异，导致了器件在电流下降过程的导通电阻高于电流在上升过程中导通电阻。这使得电流下降过程 I-V 曲线压降更大，从而产生了在瞬态 I-V 特性曲线电压回滞现象。浪涌电流越高，器件的肖特基界面处的结温越高，因此导通电阻就越大，而回滞现象也就越明显。为了分析器件在 40 A 以上浪涌电流下的瞬态 I-V 特性变化剧烈的原因，使用仿真软件模拟了肖特基界面处温度随电流大小的变化曲线，如图4.7 b)所示，在 40 A 以上浪涌电流下，结温随浪涌电流变化非常剧烈。器件在 40 A 浪涌电流下，最高结温只有 358 K。但是当浪涌电流增加到60 A 时，最高结温已达1119 K，这个温度足以对器件破坏表面的肖特基金属，引起器件失效。图4.7 b)中还可以得出，浪涌电流越高，结温升高的变化程度就越大，56 A 和 60 A 浪涌电流仅相差 4 A，最高结温就相差 543 K，最高结温的升高速度远比浪涌电流的增加速度快。结温的快速升高导致了器件的导通电阻迅速增大，正向压降快速增加。因此，电流上升和下降过程中，器件的导通压降会更快速地升高和下降，使曲线斜率发生了突变。器件结温随着浪涌电流的增大而急剧增大，是因为它们之间围绕着器件导通电阻形成了正反馈。在浪涌过程中，随着浪涌电流的升高，二极管的功率增加，产生的焦耳热增加，导致了结温上升；另一方面，结温上升，导致器件的导通电阻增大，压降进一步升高。导通电压升高，导致功率进一步增加，使得结温进一步升高。因此器件的结温和电压形成了正反馈，致使结温和压降的增加速度远比浪涌电流的增加速度快。当浪涌电流增加到某一临界值时，触发这个正反馈，器件就会发生失效和损坏。长时间的重复浪涌电流会在外延层中引起堆垛层错生长，浪涌电流导致的自热效应会引起顶层金属熔融，使得电极和芯片之间短路，还会导致导通压降退化和峰值电流退化，并破坏器件的反向阻断能力。金属Al失效是大多数情况下浪涌失效的主要原因，应该使用鲁棒性更高的材料替代金属Al，以改善SiC器件的高温特性。目前MOS器件中，都没有给出浪涌电流的指标。而二极管、晶闸管器件中有这项指标。如果需要了解本项目研发的MOSFET器件的浪涌能力，也可以搭建电路实现。但是存在的问题是，MOS器件的导通压降跟它被施加的栅压是相关的，栅压越大，导通电阻越低，耐浪涌能力越强。如何确定浪涌测试时应该给MOSFET施加的栅压，是一个需要仔细探讨的问题。试验目标：我们已知浪涌耐受能力与器件的导通压降有关，但目前无法得到明确的定量关系。考虑到目标器件也没有这类指标的参考，建议测试时，在给定栅压下（必须确保器件能导通），对器件从低到高依次施加脉冲宽度为10ms或8.3ms半正弦电流波，直到器件发生损坏。试验步骤：器件安装在测试台上后，器件栅极在给定栅压下保持开启状态。通过测试台将导通电流设置成10ms或8.3ms半正弦电流波，施加在器件漏源极间。逐次增加正弦波的上限值，直至器件被打坏。试验标准：器件被打坏前的最后一次通过的浪涌值即为本器件在特定栅压下的浪涌指标值。以上内容给出了本项目研发器件在复合应力及极端条件下的可靠性测试方法，通过这些方法都是来自于以往国际工程经验和鉴定意见，可以对被测器件的可靠性有一个恰当的评估。但是，上述方法都是对测试条件和测试原理的阐述，如何通过测试结果来评估器件的使用寿命，并搭建可靠性测试条件与可靠性寿命之间的桥梁，就得通过可靠性寿命评估模型来实现。