引脚移位

封装，简而言之就是把晶圆厂(Foundry)生产出来的集成电路裸片（Die）放到一块起承载作用的基板上，用引线将Die上的集成电路与管脚互连，再把管脚引出来，然后固定包装成为一个整体。它可以起到保护芯片的作用，相当于是芯片的外壳，不仅能固定、密封芯片，还能增强其电热性能。半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。塑封之后，还要进行一系列操作，如后固化（Post Mold Cure）、切筋和成型（Trim&Form）、电镀（Plating）以及打印等工艺。典型的封装工艺流程为：划片、装片、键合、塑封、去飞边、电镀、打印、切筋和成型、外观检查、成品测试、包装出货。集成电路产业链包括集成电路设计、集成电路晶圆制造、芯片封装和测试、设备和材料行业。芯片封装测试环节是指芯片制造工艺完成后的封装测试环节，传统封装方式包括DIP、SOP、QFP等。先进封装是相较于传统封装而言，随着电子产品进一步朝向小型化与多功能的发展，芯片尺寸越来越小，种类越来越多等，使得三维立体（3D）封装、扇形封装(FOWLP/PLP)、微间距焊线技术，以及系统封装(SiP)等先进封装技术成为延续摩尔定律的最佳选择之一。基于此，仪器信息网对各种封装技术进行了盘点，以飨读者。DIP双列直插式封装DIP(DualIn－line Package)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。DIP封装具有以下特点：1.适合在PCB(印刷电路板)上穿孔焊接，操作方便；2.芯片面积与封装面积之间的比值较大，故体积也较大；Intel系列CPU中8088就采用这种封装形式，缓存(Cache)和早期的内存芯片也是这种封装形式。BGA封装随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208 Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片（如图形芯片与芯片组等）皆转而使用BGA(Ball Grid Array Package)封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。BGA封装技术又可详分为五大类：1.PBGA（Plasric BGA）基板：一般为2-4层有机材料构成的多层板。Intel系列CPU中，Pentium II、III、IV处理器均采用这种封装形式；2.CBGA（CeramicBGA）基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片（FlipChip，简称FC）的安装方式。Intel系列CPU中，Pentium I、II、Pentium Pro处理器均采用过这种封装形式；3.FCBGA（FilpChipBGA）基板：硬质多层基板；4.TBGA（TapeBGA）基板：基板为带状软质的1-2层PCB电路板；5.CDPBGA（Carity Down PBGA）基板：指封装中央有方型低陷的芯片区（又称空腔区）。BGA封装具有以下特点：1.I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率；2.虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能；3.信号传输延迟小，适应频率大大提高；4.组装可用共面焊接，可靠性大大提高。BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城（Citizen）公司开始着手研制塑封球栅面阵列封装的芯片（即BGA）。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中（即奔腾II、奔腾III、奔腾IV等），以及芯片组（如i850）中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。QFP塑料方型扁平式封装QFP（Plastic Quad Flat Package）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。PFP塑料扁平组件式封装PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。QFP/PFP封装具有以下特点：1.适用于SMD表面安装技术在PCB电路板上安装布线。2.适合高频使用。3.操作方便，可靠性高。4.芯片面积与封装面积之间的比值较小。Intel系列CPU中80286、80386和某些486主板采用这种封装形式。PGA插针网格阵列封装PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。PGA封装具有以下特点：1.插拔操作更方便，可靠性高；2.可适应更高的频率。Intel系列CPU中，80486和Pentium、Pentium Pro均采用这种封装形式。芯片级（CSP）封装随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP(Chip Size Package)。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒（Die）大不超过1.4倍。CSP封装又可分为四类：1.Lead Frame Type(传统导线架形式)，代表厂商有富士通、日立、Rohm、高士达（Goldstar）等等；2.Rigid Interposer Type(硬质内插板型)，代表厂商有摩托罗拉、索尼、东芝、松下等等；3.Flexible Interposer Type(软质内插板型)，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气（GE）和NEC；4.Wafer Level Package(晶圆尺寸封装)：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。CSP封装具有以下特点：1.满足了芯片I/O引脚不断增加的需要；2.芯片面积与封装面积之间的比值很小；3.极大地缩短延迟时间。CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电（IA）、数字电视（DTV）、电子书（E-Book）、无线网络WLAN/GigabitEthemet、ADSL/手机芯片、蓝牙（Bluetooth）等新兴产品中。堆叠封装芯片堆叠封装主要强调用于堆叠的基本“元素”是晶圆切片。多芯片封装、堆叠芯片尺寸封装、超薄堆叠芯片尺寸封装等均属于芯片堆叠封装的范畴。芯片堆叠封装技术优势在于采用减薄后的晶圆切片可使封装的高度更低。堆叠封装有两种不同的表现形式，即PoP堆叠(Package on Package，PoP)和PiP堆叠（Package in Package Stacking，PiP）。PoP堆叠使用经过完整测试且封装完整的芯片，其制作方式是将完整的单芯片或堆叠芯片堆叠到另外一片完整单芯片或堆叠芯片的上部。其优势在于参与堆叠的基本“元素”为成品芯片，所以该技术理论上可将符合堆叠要求的任意芯片进行堆叠。PiP堆叠使用经过简单测试的内部堆叠模块和基本组装封装作为基本堆叠模块，但受限于内部堆叠模块和基本组装封装的低良率，PiP堆叠成品良率较差。但PiP的优势也十分明显，即在堆叠中可使用焊接工艺实现堆叠连接，成本较为低廉。PoP封装外形高度高于PiP封装，但是装配前各个器件可以单独完整测试，封装后的成品良率较好。堆叠封装技术中封装后成品体积最小的应属3D封装技术。3D封装可以在更小，更薄的封装壳内封装更多的芯片。按照结构3D封装可分为芯片堆叠封装和封装堆叠封装。晶圆级封装（WLP）在传统晶圆封装中，是将成品晶圆切割成单个芯片，然后再进行黏合封装。不同于传统封装工艺，晶圆级封装是在芯片还在晶圆上的时候就对芯片进行封装，保护层可以黏接在晶圆的顶部或底部，然后连接电路，再将晶圆切成单个芯片。相比于传统封装，晶圆级封装具有以下优点：1、封装尺寸小：由于没有引线、键合和塑胶工艺，封装无需向芯片外扩展，使得WLP的封装尺寸几乎等于芯片尺寸。2、高传输速度：与传统金属引线产品相比，WLP一般有较短的连接线路，在高效能要求如高频下，会有较好的表现。3、高密度连接：WLP可运用数组式连接，芯片和电路板之间连接不限制于芯片四周，提高单位面积的连接密度。4、生产周期短：WLP从芯片制造到、封装到成品的整个过程中，中间环节大大减少，生产效率高，周期缩短很多。5、工艺成本低：WLP是在硅片层面上完成封装测试的，以批量化的生产方式达到成本最小化的目标。WLP的成本取决于每个硅片上合格芯片的数量，芯片设计尺寸减小和硅片尺寸增大的发展趋势使得单个器件封装的成本相应地减少。WLP可充分利用晶圆制造设备，生产设施费用低。2.5D/3D先进封装集成工艺新兴的2.5D和3D技术有望扩展到倒装芯片和晶圆级封装工艺中。通过使用硅中介层（Interposers）和硅通孔（TSV）技术，可以将多个芯片进行垂直堆叠。TSV堆叠技术实现了在不增加IC平面尺寸的情况下，融合更多的功能到IC中，允许将更大量的功能封装到IC中而不必增加其平面尺寸，并且硅中介层用于缩短通过集成电路中的一些关键电通路来实现更快的输入和输出。因此，使用先进封装技术封装的应用处理器和内存芯片将比使用旧技术封装的芯片小约30%或40%，比使用旧技术封装的芯片快2～3倍，并且可以节省高达40%或者更多的功率。2.5D和3D技术的复杂性以及生产这些芯片的IC制造商（Fab）和外包封装/测试厂商的经济性意味着IDM和代工厂仍需要处理前端工作，而外包封装/测试厂商仍然最适合处理后端过程，比如通过露出、凸点、堆叠和测试。外包封装/测试厂商的工艺与生产主要依赖于内插件的制造，这是一种对技术要求较低的成本敏感型工艺。三维封装可以更高效地利用硅片，达到更高的“硅片效率”。硅片效率是指堆叠中的总基板面积与占地面积的比率。因此，与其他2D封装技术相比，3D技术的硅效率超过了100%。而在延迟方面，需要通过缩短互连长度来减少互连相关的寄生电容和电感，从而来减少信号传播延迟。而在3D技术中，电子元件相互靠得很近，所以延迟会更少。相类似，3D技术在降低噪声和降低功耗方面的作用在于减少互连长度，从而减少相关寄生效应，从而转化为性能改进，并更大程度的降低成本。此外，采用3D技术在降低功耗的同时，可以使3D器件以更高的频率运行，而3D器件的寄生效应、尺寸和噪声的降低可实现更高的每秒转换速率，从而提高整体系统性能。3D集成技术作为2010年以来得到重点关注和广泛应用的封装技术，通过用3D设备取代单芯片封装，可以实现相当大的尺寸和重量降低。这些减少量的大小部分取决于垂直互连密度和可获取性（accessibility）和热特性等。据报道，与传统封装相比，使用3D技术可以实现40～50倍的尺寸和重量减少。系统级封装SiP技术SiP（System in Package，系统级封装）为一种封装的概念，是将一个系统或子系统的全部或大部分电子功能配置在整合型基板内，而芯片以2D、3D的方式接合到整合型基板的封装方式。SiP不仅可以组装多个芯片，还可以作为一个专门的处理器、DRAM、快闪存储器与被动元件结合电阻器和电容器、连接器、天线等，全部安装在同一基板上上。这意味着，一个完整的功能单位可以建在一个多芯片封装，因此，需要添加少量的外部元件，使其工作。SIP封装并无一定型态，就芯片的排列方式而言，SIP可为多芯片模块(Multi-chipModule；MCM)的平面式2D封装，也可再利用3D封装的结构，以有效缩减封装面积；而其内部接合技术可以是单纯的打线接合(WireBonding)，亦可使用覆晶接合(FlipChip)，但也可二者混用。除了2D与3D的封装结构外，另一种以多功能性基板整合组件的方式，也可纳入SIP的涵盖范围。此技术主要是将不同组件内藏于多功能基板中，亦可视为是SIP的概念，达到功能整合的目的。不同的芯片排列方式，与不同的内部接合技术搭配，使SIP的封装型态产生多样化的组合，并可依照客户或产品的需求加以客制化或弹性生产。近年来随着摩尔定律逐渐逼近物理极限，先进封装技术越来越受到半导体行业的关注，成为行业的研究热点，基于此，仪器信息网联合电子工业出版社特在“半导体工艺与检测技术”主题网络研讨会上设置了“封装及其检测技术”，众多行业大咖将详谈封装工艺与技术。主办单位： 仪器信息网 电子工业出版社直播平台：仪器信息网网络讲堂平台会议官网：https://www.instrument.com.cn/webinar/meetings/semiconductor20220920/会议形式：线上直播，免费报名参会（报名入口见会议官网或点击上方图片）点击下方图片或会议官网报名即可

晶圆大多是非常脆的硅基材料，直接拿取是非常容易脆断的，所以必须封装起来，并且把线路与外部设备连接，才能出厂。本文详述芯片的封装工艺和相关的设备。封装听起来似乎就是包装，好像比较简单。封装与蚀刻和沉积相比，在一定程度上是要简单一点，但封装同样是一个高科技的行业。封装技术的发展芯片封装被分传统封装和先进封装。传统封装的目的是将切割好的芯片进行固定、引线和封闭保护。但随着半导体技术的快速发展，芯片厚度减小、尺寸增大，及其对封装集成敏感度的提高，基板线宽距和厚度的减小，互联高度和中心距的减小，引脚中心距的减小，封装体结构的复杂度和集成度提高，以及最终封装体的小型化发展、功能的提升和系统化程度的提高。越来越多超越传统封装理念的先进封装技术被提出。先进封装(Advanced Packaging)是本文讨论的重点。我们先了解一下传统封装，这有利于更好地理解先进封装。传统封装技术发展又可细分为三阶段。阶段一（1980 以前）：通孔插装（Through Hole，TH）时代其特点是插孔安装到 PCB 上，引脚数小于 64，节距固定，最大安装密度 10 引脚/cm2，以金属圆形封装（TO）和双列直插封装（DIP）为代表；阶段二（1980-1990）：表面贴装（Surface Mount，SMT）时代其特点是引线代替针脚，引线为翼形或丁形，两边或四边引出，节距 1.27-0.44mm，适合 3-300 条引线，安装密度 10-50 引脚/cm2，以小外形封装（SOP）和四边引脚扁平封装（QFP）为代表；阶段三（1990-2000）：面积阵列封装时代在单一芯片工艺上，以焊球阵列封装（BGA）和芯片尺寸封装（CSP）为代表，采用“焊球”代替“引脚”，且芯片与系统之间连接距离大大缩短。在模式演变上，以多芯片组件（MCM）为代表，实现将多芯片在高密度多层互联基板上，用表面贴装技术组装成多样电子组件、子系统。自20世纪90年代中期开始，基于系统产品不断多功能化的需求，同时也由于芯片尺寸封装（CSP）封装、积层式多层基板技术的引进，集成电路封测产业迈入三维叠层封装（3D）时代。这个发展阶段，先进封装应运而生。先进封装具体特征表现为：（1）封装元件概念演变为封装系统；（2）单芯片向多芯片发展；（3）平面封装（MCM）向立体封装（3D）发展；（4）倒装连接、TSV硅通孔连接成为主要键合方式。先进封装优势先进封装提高加工效率，提高设计效率，减少设计成本。先进封装工艺技术主要包括倒装类（FlipChip,Bumping），晶圆级封装（WLCSP，FOWLP，PLP），2.5D封装（Interposer）和3D封装（TSV）等。以晶圆级封装为例，产品生产以圆片形式批量生产，可以利用现有的晶圆制备设备，封装设计可以与芯片设计一次进行。这将缩短设计和生产周期，降低成本。先进封装以更高效率、更低成本、更好性能为驱动。先进封装技术上通过以点带线的方式实现电气互联，实现更高密度的集成，大大减小了对面积的浪费。SiP技术及PoP技术奠定了先进封装时代的开局，如Flip-Chip（倒装芯片）， WaferLevelPackaging（WLP，晶圆级封装），2.5D封装以及3D封装技术，ThroughSiliconVia（硅通孔，TSV）等技术的出现进一步缩小芯片间的连接距离，提高元器件的反应速度，未来将继续推进着先进封装的进步。所有这些先进封装技术，被集中起来发展成为了3D封装。3D封装会综合使用倒装、晶圆级封装以及 POP/Sip/TSV 等立体式封装技术，其发展共划分为三个阶段：第一阶段：采用引线和倒装芯片键合技术堆叠芯片；第二阶段：采用封装体堆叠（POP）；第三阶段：采用硅通孔技术实现芯片堆叠。3D封装可以通过两种方式实现：封装内的裸片堆叠和封装堆叠。封装堆叠又可分为封装内的封装堆叠和封装间的封装堆叠。最后，我们列举一下这些主要的先进封装技术：★ 倒装（FC-FlipChip）★ 晶圆级封装（WLP-Wafer level package）★ 2.5D封装★ (POP/Sip/TSV)等3D立体式封装技术★ 3D封装技术封装的级别电子封装的工程被分成六个级别：层次1（裸芯片）它是特指半导体集成电路元件（IC芯片）的封装，芯片由半导体厂商生产，分为两类，一类是系列标准芯片，另一类是针对系统用户特殊要求的专用芯片，即未加封装的裸芯片（电极的制作、引线的连接等均在硅片之上完成）。层次2（封装后的芯片即集成块）分为单芯片封装和多芯片封装两大类。前者是对单个裸芯片进行封装，后者是将多个裸芯片装载在多层基板（陶瓷或有机材料）上进行气密闭封装构成MCM。层次3（板或卡）它是指构成板或卡的装配工序。将多个完成层次2的单芯片封装在PCB板等多层基板上，基板周边设有插接端子，用于与母板及其它板或卡的电气连接。层次4（单元组件）将多个完成层次3的板或卡，通过其上的插接端子搭载在称为母板的大型PCB板上，构成单元组件。层次5（框架件）它是将多个单元构成（框）架，单元与单元之间用布线或电缆相连接。层次6（总装、整机或系统）它是将多个架并排，架与架之间由布线或电缆相连接，由此构成大型电子设备或电子系统。先进封装的主要设备了解了封装的工艺，再来看看有哪些实际的操作要做，所需的设备就明确了。这里按工艺步骤列举一些：1、裸片堆叠。需要晶圆级叠片机。这是一个对可靠性要求极高的设备，因为线路完成后的晶圆很昂贵，而且非常易碎，更重要的对叠片的精度要求更高。目前还没有孤傲产量产的设备。2、晶圆切割，将Wafer切割成单个芯片。常见有切割机（Saw锯切）、划片机、激光切割机等。3、芯片堆叠。这个设备的难度在于精度和速度。目前国内有很多家厂商在研发这类设备，主要还是速度（产能）方面的差距。4、、封装级光刻和刻蚀。这是光刻技术练兵的场所，这里的光刻精度是微米级的，精度高一点的也达到了0.1微米。5、贴片（把芯片放在基板上）。这一过程需要用到点胶机，贴片机/固晶机/键合机等主要设备，还要用到印刷机，植球机，回熔焊，固化设备，压力设备，清洗设备等。6、引线键合。主要有Wire Bound和Die Bound两类设备。7、置散热片、散热胶、外壳。这一过程也要用到点胶，灌胶，植片机/固晶机/贴片机，压合设备，清洗设备等主要设备。8、检验。包括检验、测试和分选。下面我们针对其中部分常见设备，介绍其原理和结构。1、清洗机这些设备中，清洗机听起来相对简单，但清洗机也绝对不是那么的简单。清洗的优劣，决定着产品的良率，性能及可靠性。有时更决定着工艺过程的成败。接触芯片的零件的清洗，对尘埃、油污的要求，都是绝对严苛的，有的还要对零件表面的挥发气体进行测量，对表面对不同物质的亲合性进行测量。而要达到这些要求，对清洗工艺的要求也往往非常复杂。一条清洗线也动辄十几道 ，几十道工艺过程，对零件进行物理的、化学的、生物级别的清洗与干燥。2、涂胶设备封装阶段的胶水，作用一是把IC的不同部分粘结起来，作用二是把IC各个部分之间的间隙填充起来，作用三是把IC包裹保护起来。这也就基本形成了三个类别，一是点胶，二是填充，三是塑封（Moding）。这些工艺过程，听起来比较简单，很容易理解。事实也确实如此。只是对胶量的控制，均匀性有很高的要求。胶水的压力，出胶口的形状，温度，运动的平稳性，设备的振动，空气流动等，每一个环节都要精确控制。涂胶的工艺的特性主要的还是决定于胶水的特性。在这里我们只谈设备，不谈耗材。芯片点胶芯片底填芯片塑封3、刻蚀\光刻机我们常听说的那些高大上的光刻机，是指晶圆级别上用来刻蚀芯片电路的。封装过程也要用到光刻机，需要制作用于定位和精确定位芯片的封装模板。光刻机可以用于制作这些封装模板的微米级图案。光刻机通过曝光光刻胶和进行显影的过程，将图案精确地转移到封装模板上。封装过程所用光刻机线宽要求比较低，一般500nm的都能用了。封装用光刻机封装用刻蚀机4、芯片键合机芯片键合机，是把芯片与基板连接在一起的设备，有两种主要的方式，Wire Bond和Die Bond。Wire Bond设备通常被称作绑线机，绑线机是用金属引线把IC上的引脚与基板（Substrate）的引脚进行连接的设备。这个工艺中使用的金属细线通常只有几十微米，一根一根把金属丝熔融在引脚上。这个过程在引脚多的芯片上就很耗时。Die Bond设备有时被称作贴片机或固晶机机。Die Bond是近些年才发展起来的技术，是通过金属球阵列来进行连接，就是常说的BGA技术（Ball Grid Array）。Die Bond的连接方式效率更高，一次性可以连接所有引脚，所以生产数百数千引脚的芯片也很方便。还有就是Die Bond封装更加紧凑，所以Die Bond是未来芯片键合的主要方式。Wire Bond设备5、贴片机贴片机是一种高度复杂且精密的机器，其工作原理可以追溯到微电子组件制造的核心。这些机器使用先进的视觉系统，如光学传感器和高分辨率摄像头，以检测和定位微小的电子元件。这种视觉系统能够在纳米级别准确度下进行操作，确保元件的精确定位。贴片通常是指表面贴装技术，是一种将无引脚或短引线表面组装元器件（简称SMC/SMD，中文称片状元器件）安装在印制电路板（PrintedCircuit Board，PCB）的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。除此之外，贴片还指应用于裸芯片（Die）的贴装技术，是指将晶圆片上没有封装或保护层的晶片（裸芯片）贴装到基板上的过程。这些芯片通常由硅等材料制成，并通过刻蚀、沉积、光刻等工艺加工而成。裸芯片贴装是一种高精度、高技术含量的制造过程，在贴片过程中，由于裸芯片缺乏封装保护，对裸芯片的测试和组装要求更高，需要专门的贴片机设备和技术来确保其可靠性和稳定性。裸芯片贴装技术常用于高性能计算、光通信、存储和其他应用领域，其中需要更高的处理能力和集成度。

薄膜方块电阻和厚度测量 —KLA45年电阻测量技术创新的桌面型解决方案 在半导体芯片等器件工艺中，后道制程中的金属连接是经过金属薄膜沉积，图形化和蚀刻工艺，最后在器件元件之间得到导电连接。对于半导体、PCB、平板显示器、太阳能应用和研发等不同行业，对各种金属层（包括导电薄膜、粘附层和其他导电层）都有各种各样的电阻和厚度的量测需求，KLA Instruments&trade Filmetrics® 事业部能够提供先进的薄膜电阻测量解决方案。金属薄膜的电阻测量主要包括两种技术：四探针法和涡流法。两种测量技术各有其优势，适用于不同的应用场景。我们先来了解一下这两种技术的测量原理。问什么是四探针测量技术？ 四探针测量技术已经存在了 100 多年，由于其操作简单以及固有的准确性，一直备受青睐。如下图所示，四探针与导电表面接触，电流在两个引脚之间流过，同时测量另外两个引脚之间的电压。标准的（左）和备用的（右）四探针测量原理图。R50具有双配置测量方法，通常用于薄膜边缘出现电流集聚或引脚间距变化需要校正的情况。引脚的排列方式通常是线性排列或方形排列，此处主要讨论 R50 探针使用的线性排列。对于大多数应用而言，使用的是标准测量配置 （上图左）。而备用测量配置（上图右）可作为 R50 双配置测量方法的一部分，用于薄膜边缘电流集聚或需要校正引脚间距变化的情况。此处展示的测量结果仅使用了标准测量配置。问什么是涡流测量技术？ 涡流 (EC) 技术是指线圈中的交变电流会在导电层中产生交变涡流。这些交变涡流反过来会产生一个磁场，从而改变驱动线圈的阻抗，这与该层的方块电阻成正比。涡流技术通过施加交变磁场，测量导电层中感应的涡流。线圈中的交变驱动电流会在线圈周围产生交变初级磁场。当探测线圈接近导电表面时，导电材料中会感应出交变电流 （涡流）。这些涡流会产生自己的交变次级磁场并和线圈耦合， 从而产生与样品的方块电阻成正比的信号变化。导电层越导电，涡流的感应越强，驱动线圈的阻抗变化就越大。 自1975年KLA的第一台电阻测试仪问世以来，我们的电阻测试产品已经革 命性地改变了导电薄膜电阻和厚度的测量方式。而R50方块电阻测试仪则是KLA超过45年电阻测量技术发展的创新之作。R50提供了10个数量级电阻跨度范围使用的4PP四探针测试技术，以及高分辨率和高灵敏度的EC涡流技术，续写了KLA在产品创新能力和行业先锋地位的历史。 R50 方块电阻测量数据分析和可视化 无论是四探针法还是涡流法，方块电阻 (Rs) 测量完成后， 用户根据自己需求，可以直接导出方块电阻值，也可以使用 RsMapper 软件中的转换功能，将数据直接转换为薄膜厚度：Rs = ρ/t其中 ρ 是电阻率，t 是薄膜厚度。上图显示了 2μm 标准厚度铝膜的方块电阻分布图和薄膜厚度分布图。根据方块电阻数据（左），利用标准电阻率（中），将数据转换为薄膜厚度分布图（右）。在某些应用中，将数据显示为薄膜厚度分布图可能更有助于观测样品的均匀性。RsMapper 软件还提供差异分布图，即利用两个特定晶圆的测绘数据绘制成单张分布图来显示两者之间的差异。此功能可以用来评估蚀刻或抛光工艺前后的方块电阻变化。问如何选择适当的测量技术？R50 分成2个型号：R50-4PP 是接触式四探针测量系统 ；R50-EC是非接触式涡流测量系统。R50-4PP能测量的最大方块电阻为 200MΩ/sq.，因而非常适合比较薄的金属薄膜。对于非常厚的金属薄膜，电压差值变得非常小，这会限制四探针技术的测量。它只能测量厚度小于几个微米的金属膜，具体还要取决于金属的电阻率。由于非常薄的金属薄膜产生的涡流很小，加上R50-EC 的探头尺寸非常小，所以使用涡流方法测量方块电阻时，金属厚度最薄的极限大约在 100 nm （或约10 Ω/sq.，与金属材料性质有关）。对于非常厚的金属薄膜，涡流信号会增加，因此对可测量的金属薄膜的最大厚度实际上没有限制。在四探针和涡流技术都可使用的情况下，一个决定因素就是避免因引脚接触样品而造成损伤或污染。对于这类样品，建议使用涡流技术。对于可能会产生额外涡流信号的衬底样品，并且在底部有绝缘层的情况下，则建议使用四探针技术。简而言之，Filmetrics R50 系列可以测量大量金属层。对于较薄的薄膜，它们的电阻较大而四探针的测量范围较大，因而推荐使用 R50-4PP（四探针）。对于非常厚的薄膜，或者需要非接触式测量的柔软或易损伤薄膜，推荐使用 R50-EC（涡流技术）。